使用SystemVerilog進行模擬更容易生成隨機數，對隨機數的可控性更強。對于隨機變量，可以在SystemVerilog中用rand或randc  plus數據類型定義。Rand表示變量是隨機變量，在指定范圍內服從均勻分布。在rand的基礎上，randc要求當生成的隨機數在指定范圍內完成一次遍歷時，它會重復遍歷，C是循環的。聲明隨機變量后，需要通過約束來限制隨機數需要滿足的條件。這些都需要在類中聲明。